Pemasok dengan izin usaha terverifikasi
Pemasok yang Diaudit MT47H128M8SH-25E:M: DRAM Chip DDR2 SDRAM 1G-bit 128Mx8 1,8 V 60-pin FBGA - baki
Paket: FBGA-60
Mfr. BAGIAN#: MT47H128M8SH-25E:M
Mfr.:MIKRON
Lembar data: 
(Email atau obrolan kami untuk file PDF)
Status ROHS:
Kualitas: 100% asli
Garansi: 180 hari
DDR2 SDRAM menggunakan arsitektur kecepatan data ganda untuk mencapai operasi berkecepatan tinggi. Arsitektur kecepatan data ganda pada dasarnya adalah arsitektur etching 4n-prefetching, dengan antarmuka yang dirancang untuk mentransfer dua kata data per siklus jam di bola I/O. Akses baca atau tulis tunggal untuk DDR2 SDRAM secara efektif terdiri dari transfer data satu siklus sepanjang 4-bit, satu transfer data siklus satu jam pada inti DRAM internal dan empat transfer data siklus n-bit yang sesuai di sepanjang satu siklus selama setengah jam dengan bola I/O. Data str)strom (DQS, DQS#) ditransmisikan secara eksternal, bersama data, untuk digunakan dalam tangkapan data di penerima. DQS adalah sebuah strstroyang ditransmisikan oleh DDR2 SDRAM selama pembacaan dan oleh memory controller selama menulis. DQS diratakan-tepi dengan data untuk pembacaan dan diratakan tengah dengan data untuk penulisan. Penawaran x16 memiliki dua data strobes, satu untuk byte bawah (LDQS, LDQS#) dan satu untuk byte atas (UDF, UQS#). DDR2 SDRAM beroperasi dari jam diferensial (CK dan CK#); penyeberangan CK yang akan MENGHASILKAN HIGH dan CK# ke LOW akan disebut sebagai pinggiran positif CK. Perintah (sinyal alamat dan kontrol) terdaftar pada setiap tepi positif CK. Data input terdaftar pada kedua tepi DQS, dan data output direferensikan pada kedua tepi DQS maupun pada kedua tepi CK. Akses baca dan tulis ke DDR2 SDRAM berorientasi pada burst; akses dimulai pada lokasi tertentu dan terus untuk sejumlah lokasi yang diprogram dalam urutan yang terprogram. Akses dimulai dengan registrasi perintah AKTIVASI, yang kemudian diikuti dengan perintah BACA atau TULIS. Bit alamat yang terdaftar coinsiden dengan perintah AKTIVASI digunakan untuk memilih baris dan baris yang akan diakses. Bit alamat yang mendaftar insiden berdampingan dengan perintah BACA atau TULIS digunakan untuk memilih bank dan lokasi kolom awal untuk akses burst. DDR2 SDRAM menyediakan panjang hasil pembacaan yang dapat diprogram atau write dalam panjang empat atau delapan lokasi. DDR2 SDRAM mendukung terhambur pembacaan berkelanjutan delapan dengan pembacaan lainnya atau penulisan burst delapan dengan tulisan lain. Fungsi pra-pengisian otomatis mungkin diaktifkan untuk menyediakan pra-pengisian baris berbatas waktu otomatis yang dimulai di akhir akses burst. Sebagaimana dengan standar DDR SDRAM, arsitektur pielined, arsitektur multi-bank DDR2 SDRAM memungkinkan operasi bersamaan, dengan demikian menyediakan bandwidth yang sangat efektif dengan menyembunyikan pra-pengisian baris dan waktu aktivasi. Mode penyegaran otomatis disediakan, bersama dengan mode hemat daya dan hemat daya. Semua input kompatibel dengan standar JEDEC untuk SSTL_18. Semua output kekuatan drive lengkap kompatibel dengan SSTL_18.
Lini Produk Perusahaan
Sertifikat
Mengapa memilih kami
Perhatikan:
Pemasok dengan izin usaha terverifikasi
Pemasok yang Diaudit 
